14nm光刻机是怎么做出7nm和5nm芯片的?

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dzbear 发表于 2023-9-8 22:19:07|来自:北京 | 显示全部楼层 |阅读模式
14nm光刻机是怎么做出7nm和5nm芯片的?
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微薄青春 发表于 2023-9-8 22:19:18|来自:北京 | 显示全部楼层
华为Mate 60 Pro搭载的麒麟9000S处理器,引起了公众对国产芯片制造水平的关注。这颗处理器采用了7nm工艺,而且是在中国大陆生产的。这是怎么做到的呢?


要制造7nm工艺的芯片,一般需要使用EUV(极紫外)光刻机,因为它的光源波长只有13.5nm,可以在晶圆上刻出更细微的图案。但是,EUV光刻机是由荷兰ASML公司垄断生产的,而且受到美国等国家的出口管制,中国无法获得。
目前,中国能够自主生产的光刻机只有DUV(深紫外)光刻机,它的光源波长为193nm,远大于7nm。按理说,DUV光刻机无法制造出7nm工艺的芯片,但是华为却做到了。
那么,华为是如何用DUV光刻机制造出7nm工艺芯片的呢?这里涉及到一些芯片制造的技术细节和窍门,我将从以下几个方面来介绍:
什么是光刻?

光刻是芯片制造过程中最重要也最复杂的一个步骤,它的作用是将电路图案转移到晶圆表面上。我们可以把它比作电影放映:电影胶片上有图像信息,通过投影仪将图像放大投射到银幕上;而光刻则是将掩膜版上有电路信息,通过光刻机将电路缩小投射到晶圆上。


光刻机是如何工作的?


  • 准备掩膜版和晶圆。掩膜版相当于电影胶片,是用金属铬在特殊玻璃上刻出的模板。晶圆相当于银幕,是用硅或其他半导体材料制成的圆形薄片,表面涂有感光材料——光刻胶。
  • 将掩膜版放在光刻机里,用紫外光照射掩膜版。掩膜版上有铬镀层的部分会遮挡紫外光,没有铬镀层的部分会透过紫外光。这样就形成了一个图案化的紫外光束,它会经过一系列的透镜和反射镜,最终缩小投射到晶圆上。
  • 晶圆上的光刻胶会被紫外光照射后发生化学变化,变得易于溶解。用化学溶液将变化的光刻胶清洗掉后,就露出了晶圆表面。这样就在晶圆上形成了一个与掩膜版相同的电路图案。
  • 用其他的工艺方法,在晶圆上刻蚀、沉积、扩散等,制造出晶体管、金属互连线等芯片结构。重复这样的过程,就可以一层一层地叠加出一个完整的芯片。
  • 要制造出更小尺寸的晶体管,就需要缩短紫外光的波长,这样才能在晶圆上刻出更精细的电路图案。


工艺节点是什么意思?

芯片制造商通常用工艺节点来标识自己的芯片加工技术水平,比如7nm、14nm、28nm等等。这些数字原本是指晶体管的尺寸,比如7nm就是指晶体管的栅极长度为7nm。
但是随着技术的发展,这些数字已经失去了实际的物理意义,只是一种市场营销的手段。现在的7nm工艺芯片上的晶体管尺寸都远大于7nm,“7nm”只是一个“标签”,并不代表真正的物理尺寸。
DUV光刻机如何制造7nm工艺芯片?

我们知道,DUV光刻机的光源波长为193nm,远大于7nm。如果直接用DUV光刻机在晶圆上刻出7nm的图案,是不可能做到的。


华为是如何用DUV光刻机制造出7nm工艺芯片?

华为并没有直接用DUV光刻机在晶圆上刻出7nm的图案,而是用了一些“魔法”技术,在DUV光刻机上进行了多次复杂的操作,最终实现了类似于EUV光刻机的效果。 这些“魔法”技术包括:

  • 多重曝光:即用多个掩膜版,在同一块晶圆上进行多次光刻操作,将不同的图案叠加在一起,形成更细微的图案。这相当于用多个胶片拼接出一个更精细的图像。
  • 自对准双图案化(SADP):即先用一个掩膜版,在晶圆上刻出一个较粗糙的图案,然后在图案上覆盖一层硬质材料(如氧化硅),再用另一个掩膜版,在硬质材料上刻出一个较细致的图案。最后去掉硬质材料和多余的部分,只留下最终想要的图案。这相当于用两个胶片分别放大和缩小一个图像,再将它们重合在一起。
  • 自对准四图案化(SAQP):即在SADP的基础上再进行一次类似的操作,从而将图案进一步细分。这相当于用四个胶片分别放大和缩小两个图像,再将它们重合在一起,形成一个更复杂的图像。这样就可以在DUV光刻机上实现类似于EUV光刻机的效果,制造出更小尺寸的电路图案。
为了让DUV能制造出7nm工艺芯片,业界已经竭尽全力,使用了多重曝光、自对准双图案化、自对准四图案化等“魔法”技术,但这也带来了巨大的复杂度和成本。如果继续采用DUV制造5nm工艺芯片,四重曝光也不够了,需要6-8重曝光,以及更多的掩膜版,更长的光刻时间,更高的物力成本,这已经超出了业界的承受范围。
所以5nm芯片出来时,刚好EUV光刻机也准备好了,才将业界从繁琐的多重曝光下解脱出来,而7nm工艺也成为目前业界使用DUV制造出来的最后一代工艺。


华为麒麟9000S就是在这样的背景下诞生的一颗奇迹之芯。它不仅是国产手机上首款7nm工艺芯片,而且是在中国大陆生产的。它展示了国产芯片制造水平的飞跃和自主创新能力的提升。它也为国产手机带来了更强大的性能和更低的功耗。它是国产手机突破7nm芯片制造难关的最佳证明,也是国产手机走向世界舞台的一张亮丽名片。
lfz3999 发表于 2023-9-8 22:19:28|来自:北京 | 显示全部楼层
光刻机一般以光源的波长来讲是XXXnm曝光机,不会有14nm工艺曝光机这个说法。曝光机一些说明,前面已经有人基本介绍了。365nm到436nm波长是汞灯光源,可以做一些微米级工艺,以及先进封装行业用。126nm到248nm波长为激光气体光源,可以用于做一些相对先进工艺,像SMIC的40/28nm工艺都是用193nm的曝光机做的,好像14nm工艺也是用这个(这个有点不确定)。最后最先进的就是13.5nm的EUV,受漂亮国阻挠,目前国内没有。


关于用DUV如何做出7nm,目前在知乎,我觉得下面这个专栏讲的最透彻。
https://zhuanlan.zhihu.com/p/150954590
xhm8888 发表于 2023-9-8 22:19:55|来自:北京 | 显示全部楼层
其实并没有14nm光刻机,现在分DUV和EUV,发一个删减版的简单说一下吧,完整版看我水印可以知道在哪里。
稍微关注一点这块的人,大概都知道现在的光刻机大体上分为DUV和EUV。DUV是目前比较成熟的方案,现阶段最高采用193nm波长的深紫外光源,被广泛应用在7nm(N7)以及7nm以前的工艺里。伴随着工艺的继续微缩,DUV已经力不从心,所以现在无论是台积电还是三星都引入了极紫外光源的EUV光刻工艺。EUV的波长是13.5nm,相比于193nmDUV提升了不止10倍,为未来很长一段时间的工艺微缩扫清了障碍。
首先我们简单科普一下光刻分辨率和工艺节点的关系,为什么193mm的深紫外光刻机可以制造7nm工艺的芯片

具体的原因大体上有如下几点:
1、半导体工艺的X-nm工艺并不真的对应晶体管就那么小,通常这只是一个“代际”的命名,用来表示一个相对的代数而已,22nm的最小特征尺寸并不是22nm。甚至因为前两年三星这个搅屎棍的出现,现在连这个X-nm的名称都不能准确衡量各家工艺的代际了,三星的5nm和台积电的7nm以及Intel的10nm是一代,这种事也就三星最爱干。总体来说,最小特征尺寸的Y-nm远大于命名里的X-nm。
2、光刻机实际上也是一个复杂的光学系统,光源的分辨率和最后输出光线的分辨率并不是完全一致的。
3、在光刻机以外,我们有很多&  可以增强、提升实际分辨率的手段,主要是多重曝光。
光刻分辨率

对于一个光刻机,其实际的分辨率计算工艺大体是:


其中CD就是最小特征尺寸,也就是半周期Half-Pitch的尺寸,K1是一个常数,在不同的光刻方案中不太一致,NA上方那个λ就是输入光源的波长了,而最下方的NA是光刻机光学系统的数值孔径。

对于常数K1,目前ASML的DUV光刻机最高K1是做到了0.25附近(具体看参考资料1或3或上图),而EUV大概还是在0.35附近。
对于波长λ来说,现行的技术无非就DUV的193nm,以及EUV的13.5nm两个。显然,输入光源的波长越小,实际可以光刻的工艺也就越小。
对于数值孔径NA来说,对于非浸润式DUV方案这个数值的上限一般是1.0,浸润式DUV方案则是1.35附近。相比于非浸润式,浸式光刻机在光刻时额外使用了液体来进行折射,一般所使用的都是纯水,折射率约为1.33,这也是为什么浸润式的NA要大一些的关系。而在EUV这块,目前最高也就0.33NA。
有了以上的数据,我们来计算一下目前DUV光刻机和EUV机的大体分辨率吧:
DUV=0.25*193/1.35=36nm
EUV=0.33*13.5/0.35=12.7nm
以上各项数值可能有略微偏差,并且要考虑一些容许的误差范围,实际上的分辨率不会那么高。就实际来说,ASML最新的DUV的分辨率是38~40nm,而EUV则是13nm。


上述极限分辨率乘以2,对应到半导体7nm 5nm的MMP(或者反过来)就可以知道一个光刻机能做什么工艺的了。


可以看到其实7nm最难的MMP(finfet那里比较容易)是40nm,DUV最高36*2=72是无法满足的,此时就要用到刚刚说的多重曝光了,理论上没翻倍一次,分辨率增加一倍,所以双重的SADP就可以做7nm了,理论上四重SAQP也可以5nm。LE套娃理论上也是套几次提升多少,但因为误差大,实际做不到那么高,看下图对应就好。


这个图已经换算了直接对应上表就可以,不能对应再上面的ASML的分辨率。
因为删减的关系说的可能比较乱,可以关注等一下全文在知乎公开,或者去同名微博看。
一塌胡涂 发表于 2023-9-8 22:20:47|来自:北京 | 显示全部楼层
谢邀。
首先没有所谓的14nm光刻机,14nm制程是用波长为193nm的DUV光刻机来做的。其次我来澄清一个误区。由于涉及到一些敏感信息,匿了。
什么是5nm制程的芯片?
目前5nm制程的芯片有台积电已经量产的FinFET和在研发的GAA两种,这里只谈FinFET。查阅台积电的road map可知5nm FinFET的X方向的Fin周期(Fin Pitch)大概在28nm左右,Y方向的Gate Pitch(Poly Pitch)大概在51nm左右。用波长13.5nm的EUV曝光出这样的pitch不难吧?那5nm制程代表什么呢?其实自从芯片越做越小,当摩尔定律走到极限时,传统的从source到drain的距离已经不能描述几nm制程了。真要追究的话,可以用“从source到drain的有效距离”来描述。在Gate里(原来是填Dummy Poly的,后续工艺掏空后填HKMG)的HKMG是呈U字型的,U字型底部SiO2/HK/MG的长度大概就是5nm。然后一根Tungsten作为导线插入U字型与外面相连。
整个transistor没有行业外人士所想象的只有5nm那么小吧?
KU123456789 发表于 2023-9-8 22:21:19|来自:北京 | 显示全部楼层
double pattern?可能吧,不是很懂

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